Loading...
Share this Job

ASIC Verification Engineer (H/F)

Publish Date:  Jul 18, 2021
Location: 

Nice - 06, Paca, France

Company:  Atos

Atos est un leader international de la transformation digitale avec 110 000 collaborateurs dans 73 pays et un chiffre d’affaires annuel de 12 milliards d’euros. Numéro un européen du Cloud, de la cybersécurité et des supercalculateurs, le Groupe fournit des solutions intégrées de Cloud Hybride Orchestré, Big Data, Applications Métiers et Environnement de Travail Connecté. Partenaire informatique mondial des Jeux Olympiques et Paralympiques, le Groupe exerce ses activités sous les marques Atos et Atos|Syntel. Atos est une SE (Société Européenne) cotée sur Euronext Paris et fait partie de l’indice CAC 40.

 

 

Atos  est un leader européen en développement de produits informatiques de High Performance Computing, Intelligence Artificielle, Big Data et Cybersécurité. 

 

Au sein de la R&D, l'équipe ASIC est composée de 70 collaborateurs répartis en 3 pôles dédiés à la conception, la vérification et l’implémentation physique des circuits intégrés pour les systèmes conçus par Atos (HPC, serveurs...) et est reconnue pour son expérience en conception et intégration de circuits ASIC complexes.

 

Dans le cadre de développement d’ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull  nous recrutons un(e) Ingénieur(e) Verification confirmé(e).

 

Vous participerez à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

 

Vos missions :

 

• Acquérir la connaissance de l'architecture et la microarchitecture de l’ASIC en étudiant les spécifications et en interagissant avec les équipes d’architecture et de design logique.

• Participer à la rédaction des spécifications de vérification.

• Participer à la rédaction des plans de test en étroite collaboration avec l’équipe design logique.

• Participer au développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture

• Suivre, analyser et debugger les erreurs de simulation.

• Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

 

Votre profil :

 

De formation supérieure bac +5 type Master, école d'ingénieur ou PhD en Microelectronique, vous justifiez d'une expérience significative en vérification de SoC/ASIC et IP complexes.

Vous connaissez la méthodologie de vérification UVM. et avez de l'expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA)

Vous maitrisez la programmation orientée objet et connaissez les outils de simulation et de suivi de couverture

Vous êtes reconnu pour votre efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.

 

Chez Atos, nous voulons que nos employés se sentent valorisés, appréciés et libres d'être eux-mêmes au travail. Nos process RH sont conçus pour prévenir la discrimination envers l'identité ou l'orientation sexuelle, la religion, l’origine ethnique, l'âge, la neurodiversité, le handicap, la citoyenneté ou tout autre aspect qui rend nos collaborateurs uniques. Partout dans le monde, nous avons créé plusieurs programmes pour soutenir la culture inclusive d'Atos, et nous travaillons pour nous assurer que tous nos collaborateurs aient une chance égale de sentir qu'ils sont exactement là où ils doivent être.