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Stage - Etude du réseau d'horloge d'un ASIC

Publish Date:  Dec 27, 2021
Location: 

Les Clayes - 78, Ile-De-France, FR-France

Company:  Atos

 

 

À propos d’Atos

 

Atos est un leader international de la transformation digitale avec 110 000 collaborateurs dans 73 pays et un chiffre d’affaires annuel de 12 milliards d’euros. Numéro un européen du Cloud, de la cybersécurité et des supercalculateurs, le Groupe fournit des solutions intégrées de Cloud Hybride Orchestré, Big Data, Applications Métiers et Environnement de Travail Connecté. Partenaire informatique mondial des Jeux Olympiques et Paralympiques, le Groupe exerce ses activités sous les marques Atos, Atos|Syntel, et Unify. 

 

La raison d’être d’Atos est de contribuer à façonner l’espace informationnel. Avec ses compétences et ses services, le Groupe supporte le développement de la connaissance, de l’éducation et de la recherche dans une approche pluriculturelle et contribue au développement de l’excellence scientifique et technologique. Partout dans le monde, Atos permet à ses clients et à ses collaborateurs, et plus généralement au plus grand nombre, de vivre, travailler et progresser durablement et en toute confiance dans l’espace informationnel.

 

 

 

 

 

Intitulé du poste :

 

Stage sur l’étude du réseau d’horloge d’un ASIC (Application Specific Integrated Circuit) en technologies avancées de type 16nm et 7nm (H/F)

 

Contexte :

 

La performance des circuits intégrés ne cesse d’augmenter avec les technologies les plus avancées (fréquence supérieure à 3GHz en 7nm par exemple) et la qualité du réseau d’horloge dans l’ASIC (Application Specific Integrated Circuit) est plus que jamais primordiale pour atteindre de telles vitesse d’exécution.

 

Le but du stage est donc de proposer une méthode pour réaliser un réseau d’horloge robuste dans un ASIC en technologie 16nm ou 7nm, en prenant en compte les diverses contraintes de l’ASIC : taille, performance, consommation, nombres de couches métal, hiérarchie…

 

Après une étude comparant les différentes approches concurrentes de l’arbre d’horloge classique (clock mesh, H-Tree, ou techniques hybrides mettant en jeu plusieurs approches en même temps), vous implémenterez une des solutions en l’insérant dans le flot de conception physique et analyserez les résultats en prenant en compte tous les aspects qui permettent de juger la qualité d’un réseau d’horloge : skew, on-chip variation, consommation, surface silicium utilisée…

 

Selon les résultats, vous proposerez les améliorations possibles et leur implémentation.

 

Basé en région parisienne ou à Sophia-Antipolis, le poste proposé s’intègre au sein de la R&D, dans l’équipe dédiée à la conception des circuits intégrés pour les systèmes conçus par Atos.

 

L’équipe compte autour de 70 personnes, avec une expérience reconnue en conception et intégration de circuits ASIC complexes.

 

Mission :

 

Lors de votre stage, vos principales missions seront les suivantes :

- Etude bibliographique et prise de connaissance des notions de distribution d’horloges dans les ASIC (clock tree, clock mesh, H-Tree, méthode hybrides)

- Mise en place des scripts d’implémentation pour la méthode retenue sur un ASIC réel utilisé comme exemple (en 16nm ou 7nm)

- Mesure des critères de qualité du réseau d’horloge (skew, consommation, surface utilisée, etc…)

 

Profils :

 

Formation Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés Bon niveau d’anglais courant requis

 

 

Chez Atos, nous voulons que nos employés se sentent valorisés, appréciés et libres d'être eux-mêmes au travail. Nos process RH sont conçus pour prévenir la discrimination envers l'identité ou l'orientation sexuelle, la religion, l’origine ethnique, l'âge, la neurodiversité, le handicap, la citoyenneté ou tout autre aspect qui rend nos collaborateurs uniques. Partout dans le monde, nous avons créé plusieurs programmes pour soutenir la culture inclusive d'Atos, et nous travaillons pour nous assurer que tous nos collaborateurs aient une chance égale de sentir qu'ils sont exactement là où ils doivent être.